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在TMS320VC5402上實現(xiàn)的嵌入式TCP/IP協(xié)議棧
- 實現(xiàn)一個運行在16位數(shù)字信號處理器TMS320VC5402上的小型嵌入式TCP/IP協(xié)議棧。對TCP/IP協(xié)議中的IP協(xié)議、ARP協(xié)議、UDP協(xié)議進行分析，完成基于TCP/IP協(xié)議的嵌入式網(wǎng)絡系統(tǒng)。
- 關鍵字： 協(xié)議 TCP/IP 嵌入式 實現(xiàn) TMS320VC5402
基于AD9430的數(shù)據(jù)采集系統(tǒng)設計
- 摘 要：本文介紹了高速ADC AD9430的功能，詳細說明了使用高速FPGA來控制AD9430構成高速(140MSPS)、高精度(12位)數(shù)據(jù)采集系統(tǒng)的設計方法，并給出了具體實現(xiàn)的系統(tǒng)框圖和測試結果。關鍵詞：數(shù)據(jù)采集；FPGA；AD9430引言結合實際任務的要求，本文提出了一種基于AD9430的高速數(shù)據(jù)采集系統(tǒng)，主要用于采集雷達回波。在這個系統(tǒng)中，選用高速邏輯器件控制A/D轉換和FIFO存儲，同時通過FPDP(Front Panel Data Port)總線將采集的數(shù)據(jù)發(fā)送出去。由
- 關鍵字： AD9430 FPGA 數(shù)據(jù)采集
基于FPGA的非對稱同步FIFO設計
- 摘 要：本文在分析了非對稱同步FIFO的結構特點及其設計難點的基礎上，采用VHDL描述語言，并結合FPGA，實現(xiàn)了一種非對稱同步FIFO的設計。關鍵詞：非對稱同步FIFO；VHDL；FPGA；DLL；BlockRAM引言FIFO是一種常用于數(shù)據(jù)緩存的電路器件，可應用于包括高速數(shù)據(jù)采集、多處理器接口和通信中的高速緩沖等各種領域。然而在某些應用，例如在某數(shù)據(jù)采集和處理系統(tǒng)中，需要通過同步FIFO來連接8位A/D和16位數(shù)據(jù)總線的MCU，但是由于目前同步FIFO器件的輸入與輸
- 關鍵字： BlockRAM DLL FPGA VHDL 非對稱同步FIFO 存儲器
基于FPGA的高速數(shù)字鎖相環(huán)的設計與實現(xiàn)
- 摘 要：本文提出了一種利用邊沿觸發(fā)鑒相縮短鎖相環(huán)捕獲時間的方案，并詳細介紹了該方案基于FPGA的實現(xiàn)方法。通過對所設計的鎖相環(huán)進行計算機仿真和硬件測試，表明該方案確實可以提高鎖相環(huán)的捕獲性能。關鍵詞：數(shù)字鎖相環(huán)(DPLL)；捕獲時間；FPGA；VHDL引言捕獲時間是鎖相環(huán)的一個重要參數(shù)，指的是鎖相環(huán)從起始狀態(tài)到達鎖定狀態(tài)所需時間。在一些系統(tǒng)中，如跳頻通信系統(tǒng)，由于系統(tǒng)工作頻率不斷地發(fā)生快速變化(每秒幾百次到幾千次，甚至高達上萬次)，要求鎖相環(huán)能夠對信號相位快速捕獲。因此
- 關鍵字： FPGA VHDL 捕獲時間 數(shù)字鎖相環(huán)(DPLL)
基于FPGA的同步測周期高精度數(shù)字頻率計的設計
- 摘 要：本文介紹了一種同步測周期計數(shù)器的設計，并基于該計數(shù)器設計了一個高精度的數(shù)字頻率計。文中給出了計數(shù)器的VHDL編碼，并對頻率計的FPGA實現(xiàn)進行了仿真驗證，給出了測試結果。關鍵詞：頻率計；VHDL；FPGA；周期測量 在現(xiàn)代數(shù)字電路設計中，采用FPGA結合硬件描述語言VHDL可以設計出各種復雜的時序和邏輯電路，具有設計靈活、可編程、高性能等優(yōu)點。本文將介紹一種基于FPGA，采用同步測周期的方法來實現(xiàn)寬頻段高精度數(shù)字頻率計的設計。 圖1 同步測周期計數(shù)器
- 關鍵字： FPGA VHDL 頻率計 周期測量
TCP/IP協(xié)議棧在嵌入式異構網(wǎng)絡互聯(lián)中的應用
- TCP/IP協(xié)議棧在嵌入式異構網(wǎng)絡互聯(lián)中的應用,隨著測控技術與網(wǎng)絡技術日益緊密的結合，測控系統(tǒng)接入互聯(lián)網(wǎng)已經(jīng)成為大勢所趨
- 關鍵字： 應用 網(wǎng)絡互聯(lián) 嵌入式 協(xié)議 TCP/IP
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