基于DSP 的高速信號采集系統(tǒng)設計
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3.3 CPLD 程序設計
CPLD 程序中要完成的有片選信號(包括一部分地址信號)和中斷信號的邏輯處理,選用ALTRA 的EPM7032AE[5]。
DSP 的外部中斷INT1 反映的是USB 中斷請求,INT1 為低有效而USBINT 為高有效,INT1=NOT(USBINT);DSP 的RW 信號在讀操作時為高電平在寫操作時為低電平,MEMSTRB 存儲器選通信號為低有效,SRAM 的寫信號MEMWR 和讀信號MEMRD 均為低有效, 故MEMWR=RW OR MEMSTRB,MEMRD=NOT (RW)OR MEMSTRB;DSP 的I/O 選通信號IOSTRB 為低有效, 而對于接受I /O 控制的USB 芯片來講其讀寫信號RD 和WR 均為低有效,故IOWR=RW OR IOSTRB,IORD=NOT(RW) OR IOSTRB;DSP 的數(shù)據(jù)選通信號DS 為低有效,存儲器選通信號MEMSTRB 也為低有效,而SRAM的片選信號RAMCS 同樣為低有效,并且RAMCS在DS 或MEMSTRB 有效時均應被激活,RAMCS=MEMSTRB OR DS;3.4 上位機程序設計：
上位機程序的功能是接收來自下位機的傳送數(shù)據(jù)和向下位機發(fā)送數(shù)據(jù)和命令,對于接受到的數(shù)據(jù)可以利用數(shù)據(jù)分析系統(tǒng)進行分析得出結果,而對于向下位機發(fā)送的數(shù)據(jù)工業(yè)中以控制參數(shù)和音頻命令居多,故本設計中上位機界面提供了這些內容, 界面如圖2 所示。
上位機界面
圖2 上位機界面。
3.5 調試
抓包測試圖
圖3 抓包測試圖。
電路板制作完成后, 用聯(lián)機網線將電路板和PC 機連接,將電路板IP 和PC 機IP 設置在同一組中,從PC 機發(fā)送包含0-20kHz 各個頻率的音頻信號給DSP,DSP 將該音頻通過AIC23 后播放,與PC 機同步播放的音頻信號相對比檢查傳輸實時性, 對比其各部分頻率或對比PC 機內和DSP 內數(shù)據(jù)數(shù)值可知數(shù)據(jù)傳輸質量如何。同時DSP 將采集到的信號發(fā)送給PC 機,由于數(shù)量很大全部顯示反應遲緩所以捕捉顯示,對比CCS 查看到的DSP內存儲數(shù)據(jù)可知傳輸是否正確,用網絡抓包軟件抓包可以清楚的看到通信的內容, 如圖3 所示。
4 結束語
系統(tǒng)設計完成后通過測試能夠完成高速信號的采集和傳輸, 數(shù)據(jù)傳輸正確, 質量良好。數(shù)據(jù)傳輸?shù)膶崟r性和可靠性達到用戶的設計要求。在該系統(tǒng)的設計中,DSP 的強大運算能力和擴展的數(shù)據(jù)存儲空間為復雜算法的實現(xiàn)提供了條件。在鋁電解工業(yè)應用中,后續(xù)課題中將把電解鋁控制的復雜神經網絡算法寫入到本設計的DSP 中,屆時該設計的功能可將現(xiàn)場信號采集實時運算及控制以及上傳下載高速信號集于一身。此外,在其它工控場合本設計也可扮演重要角色。本文引用地址：http://www.ljygm.com/article/151064.htm
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