基于可編程計(jì)數(shù)器的時(shí)序邏輯電路設(shè)計(jì)
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矩陣方程式：
其中，不使用的101，110和111狀態(tài)，將EP，ET及
均設(shè)置為1，使計(jì)數(shù)器處于二進(jìn)制時(shí)序狀態(tài)工作，能自啟動(dòng)。作出74LSl61計(jì)數(shù)器預(yù)置輸入變量的卡諾圖及畫包圍圈化簡(jiǎn)如圖5所示，各預(yù)置輸入變量的最簡(jiǎn)邏輯表達(dá)式為：
本文引用地址：http://www.ljygm.com/article/180632.htm
由圖4所示的狀態(tài)圖，寫出輸出函數(shù)Z的矩陣方程式：
其中，不使用的101，110和111狀態(tài)的輸出設(shè)置為O，亦可設(shè)置為1。
用1個(gè)74LSl61可編程計(jì)數(shù)器，3個(gè)8選數(shù)據(jù)選擇器74LSl51按式(5)～(8)畫出邏輯圖如圖6所示。
3 結(jié)語(yǔ)
基于可編程計(jì)數(shù)器的時(shí)序邏輯電路設(shè)計(jì)技術(shù)，提出了設(shè)計(jì)一般時(shí)序邏輯電路的狀態(tài)分配原則及設(shè)計(jì)步驟，具有實(shí)際應(yīng)用意義。
需要指出，當(dāng)用單片74LSl61可編程計(jì)數(shù)器控制EP，ET及構(gòu)成模數(shù)N16的任意進(jìn)制計(jì)數(shù)器時(shí)，無(wú)輸入變量，所用狀態(tài)僅最后一個(gè)是非二進(jìn)制時(shí)序，其余均為二進(jìn)制時(shí)序。由功能表可知，需將EP，ET設(shè)置為常數(shù)1且不需選擇，可將圖2所示的一般結(jié)構(gòu)中控制EP，ET的數(shù)據(jù)選擇器簡(jiǎn)化掉，而控制函數(shù)僅在最后狀態(tài)為O，可用門簡(jiǎn)單控制。
評(píng)論