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基于增益提高技術的高速CMOS運算放大器的設計與實現(xiàn)

作者: 時間:2013-11-05 來源:網(wǎng)絡 收藏
本文設計了一種用于高速ADC中的高速高增益的全差分CMOS。主運放采用帶開關電容共模反饋的折疊式共源共柵結構,利用增益提高和三支路電流基準技術實現(xiàn)一個可用于12~14 bit精度,100 MS/s采樣頻率的高速流水線(Pipelined)ADC的運放。設計基于SMIC 0.25 μm CMOS工藝,在Cadence環(huán)境下對電路進行Spectre仿真。仿真結果表明,在2.5 V單電源電壓下驅動2 pF負載時,運放的直流增益可達到124 dB,單位增益帶寬720 MHz,轉換速率高達885 V/μs,達到0.1%的穩(wěn)定精度的建立時間只需4 ns,共模抑制比153 dB。
基于增益提高技術的高速CMOS運算放大器的設計與實現(xiàn)


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