一直以來(lái),信號(hào)完整性都是模擬工程師考慮的問(wèn)題,但是隨著串行數(shù)據(jù)鏈接的傳輸速率向GHz級(jí)發(fā)展,數(shù)字硬件設(shè)計(jì)人員現(xiàn)在也必須關(guān)注這個(gè)重要的問(wèn)題。

目前,芯片之間的高速串行鏈接已經(jīng)獲得了廣泛的應(yīng)用,用于提高較窄的總線帶寬的吞吐量。一些最新的DSP和處理器已經(jīng)開(kāi)始采用串行RapidIO對(duì)于很多硬件設(shè)計(jì)人員來(lái)說(shuō),芯片間通訊使用超過(guò)300MHz的總線速率是一個(gè)新的挑戰(zhàn),而設(shè)計(jì)出GHz級(jí)數(shù)據(jù)傳輸速率的高質(zhì)量數(shù)據(jù)鏈接則要求更多的細(xì)心和了解,才能確保電路板設(shè)計(jì)和噪音不會(huì)損害到性能。

本文探討設(shè)計(jì)人員可能會(huì)面臨的一些信號(hào)完整性(SI) 問(wèn)題和注意事項(xiàng),重點(diǎn)介紹他們面臨的問(wèn)題,并提出一些建議。為了舉例說(shuō)明如何應(yīng)用這些原則,本文介紹了一種16 端口串行RapidIO交換機(jī)。

注意事項(xiàng)

信號(hào)質(zhì)量非常重要,在串行RapidIO 中,它是通過(guò)接收眼的大小和形狀來(lái)量化的。接收眼是一種無(wú)限延續(xù)的軌跡,在接收眼中,波形會(huì)隨著上一個(gè)軌跡不斷延續(xù)（圖1）。如果信號(hào)路徑中吸收了噪音或其它隨機(jī)信號(hào),便會(huì)引起信號(hào)抖動(dòng)和接收眼收縮,從而導(dǎo)致信號(hào)質(zhì)量下降。

圖1 包含一個(gè)接收眼圖的范圍軌跡

圖2 脈沖過(guò)沖和下沖的典型特征

在超過(guò)300MHz 的頻率上,適用于較低頻率電路板設(shè)計(jì)的大部分最佳做法都需要修改。FR4材料或許還能夠成功用作基礎(chǔ)材料,但是在更高的頻率上,則需要在阻抗計(jì)算和軌跡建模中重新考慮材料的介電常數(shù)和損耗系數(shù)。通孔通路的設(shè)計(jì)也變得十分重要,因?yàn)槲词褂玫墓軤铋L(zhǎng)度會(huì)表現(xiàn)出同較厚的電路板和背板不匹配的阻抗。請(qǐng)貼出設(shè)計(jì)模擬以便對(duì)性能進(jìn)行檢驗(yàn),并注意信號(hào)完整性不太理想的路徑,同時(shí)指出串音區(qū)域。

阻抗不匹配造成的反射會(huì)導(dǎo)致形成差分對(duì)的信號(hào)線（圖2）出現(xiàn)過(guò)沖、下沖和振鈴,以及接收眼縮小。
布線層的變更、跳出路徑設(shè)計(jì)不當(dāng)和連接器選擇不當(dāng)也會(huì)造成信號(hào)中產(chǎn)生不匹配的人為干擾。串行RapidIO 接口的阻抗要求是100Ω差分。建議的構(gòu)造方法是采用邊緣耦合差分帶狀線（或稱共面帶狀線）,圖3 顯示的正是這種方法,圖中同時(shí)提供了單端和差分阻抗的方程式。布線時(shí)應(yīng)當(dāng)最大限度地減少在不同層之間的轉(zhuǎn)換。除了BGA 襯墊之外,通常每個(gè)路徑最多允許兩個(gè)通路。

回流電流路徑的定義是電流回到出發(fā)點(diǎn)時(shí)經(jīng)過(guò)的路徑- 通過(guò)地層、電源層、其它信號(hào)路徑以及通過(guò)IC。返回路徑的完整性可通過(guò)繪制一個(gè)追蹤電流從驅(qū)動(dòng)器經(jīng)信號(hào)導(dǎo)線到達(dá)接收器的環(huán)路來(lái)進(jìn)行評(píng)估- 循環(huán)的區(qū)域越小,產(chǎn)生的自感應(yīng)系數(shù)也越低。

以下設(shè)計(jì)規(guī)則適用于所有的返回路徑。

-不要通過(guò)參考層的裂口傳送受阻抗約束的信號(hào)。
-不要在參考層上傳送信號(hào)。

-更改信號(hào)層不能強(qiáng)迫返回路徑對(duì)參考層進(jìn)行更改。如果必須對(duì)參考層進(jìn)行更改,請(qǐng)從一個(gè)VSS 參考層更改到另一個(gè)VSS 參考層,并在盡可能接近信號(hào)通路的地方放置一個(gè)連接這兩個(gè)層的通路。此規(guī)則同樣也適用于從一個(gè)VCC 層到另一個(gè)VCC 層進(jìn)行參考層更改。