如何利用相移時延改善DC/DC轉換器性能

• 　　本文探討了如何使用相移時延技術來對主/從(Master/Slave)配置的多個DC/DC降壓穩(wěn)壓器進行同步。 　　引言 　　在大多數(shù)需要通過單一輸入源調節(jié)多路輸出電壓的步降電源轉換應用中，開關穩(wěn)壓器會在向FPGA、DSP和微處理器提供負載點(POL)電源時，施加高輸入均方根(RMS)電流和噪聲。為解決此問題，設計工程師通常會采用高輸入濾波(但有附加成本)，以減輕傳導型電磁干擾(EMI)和/或輻射型電磁干擾，同時對較高的系統(tǒng)I2R功率損耗加以控制。 　　在使用音頻放大器的系統(tǒng)中，設計工程師必須克服
• 關鍵字： DC/DC  相移時延