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FPGA設(shè)計開發(fā)軟件Quartus II的使用技巧之：創(chuàng)建工程設(shè)計文件

Quartus II軟件將工程信息存儲在Quartus II工程配置文件中，如表5.1所示。它包含有關(guān)Quartus II工程的所有信息，包括設(shè)計文件、波形文件、SignalTap? II文件、內(nèi)存初始化文件以及構(gòu)成工程的編譯器、仿真器和軟件構(gòu)建設(shè)置。
關(guān)鍵字： QuartusII 編譯器 FPGA 仿真器

FPGA設(shè)計開發(fā)軟件Quartus II的使用技巧之：Quartus II軟件基礎(chǔ)介紹

Quartus II設(shè)計軟件是Altera提供的完整的多平臺設(shè)計環(huán)境，能夠直接滿足特定設(shè)計需要，為可編程芯片系統(tǒng)（SOPC）提供全面的設(shè)計環(huán)境。Quartus II軟件含有FPGA和CPLD設(shè)計所有階段的解決方案。
關(guān)鍵字： QuartusII Max+PlusII FPGA

硬件描述語言Verilog HDL設(shè)計進階之：使用函數(shù)實現(xiàn)簡單的處理器

本實例使用Verilog HDL設(shè)計一個簡單8位處理器，可以實現(xiàn)兩個8位操作數(shù)的4種操作。在設(shè)計過程中，使用了函數(shù)調(diào)用的設(shè)計方法。
關(guān)鍵字： VerilogHDL 函數(shù) 處理器 FPGA

硬件描述語言Verilog HDL設(shè)計進階之：自動轉(zhuǎn)換量程頻率計控制器

本實例使用Verilog HDL設(shè)計一個可自動轉(zhuǎn)換量程的頻率計控制器。在設(shè)計過程中，使用了狀態(tài)機的設(shè)計方法，讀者可根據(jù)綜合實例6的流程將本實例的語言設(shè)計模塊添加到自己的工程中。
關(guān)鍵字： VerilogHDL 頻率計控制器 FPGA

基于PXI總線的航天設(shè)備測試用高精度恒流源的設(shè)計與實現(xiàn)

給出了一種基于PXI總線的高精度恒流源的實現(xiàn)方法，介紹了其電路各個組成部分。測量結(jié)果其精度和分辨率均為15．7位，可應(yīng)用于要求高精度的測試系統(tǒng)。
關(guān)鍵字：高精度恒流源 PXI總線 FPGA

硬件描述語言Verilog HDL設(shè)計進階之：典型實例-狀態(tài)機應(yīng)用

狀態(tài)機設(shè)計是HDL設(shè)計里面的精華，幾乎所有的設(shè)計里面都或多或少地使用了狀態(tài)機的思想。狀態(tài)機，顧名思義，就是一系列狀態(tài)組成的一個循環(huán)機制，這樣的結(jié)構(gòu)使得編程人員能夠更好地使用HDL語言，同時具有特定風(fēng)格的狀態(tài)機也能提高程序的可讀性和調(diào)試性。
關(guān)鍵字： VerilogHDL 狀態(tài)機 FPGA

硬件描述語言Verilog HDL設(shè)計進階之：邏輯綜合的原則以及可綜合的代碼設(shè)計風(fēng)格

用always塊設(shè)計純組合邏輯電路時，在生成組合邏輯的always塊中，參與賦值的所有信號都必須有明確的值，即在賦值表達式右端參與賦值的信號都必需在always @(敏感電平列表)中列出。
關(guān)鍵字： VerilogHDL 邏輯綜合 FPGA

基于FPGA的可配置判決反饋均衡器的設(shè)計

在移動通信和高速無線數(shù)據(jù)通信中，多徑效應(yīng)和信道帶寬的有限性以及信道特性的不完善性導(dǎo)致數(shù)據(jù)傳輸時不可避免的產(chǎn)生碼間干擾，成為影響通信質(zhì)量的主要因素，而信道的均衡技術(shù)可以消除碼間干擾和噪聲，并減少誤碼率。其中判決反饋均衡器（DFE）是一種非常有效且應(yīng)用廣泛得對付多徑干擾得措施。
關(guān)鍵字：無線數(shù)據(jù)通訊可配置均衡器 FPGA

Verilog HDL基礎(chǔ)之：實例5 交通燈控制器

本實例通過Verilog HDL語言設(shè)計一個簡易的交通等控制器，實現(xiàn)一個具有兩個方向、共8個燈并具有時間倒計時功能的交通燈功能。
關(guān)鍵字： VerilogHDL 華清遠見 FPGA 交通燈控制器

基于FPGA的CAN總線轉(zhuǎn)換USB接口的設(shè)計方案

這里以CAN總線通信接口為例，詳細論述了基于FPGA的CAN總線轉(zhuǎn)換USB接口的設(shè)計方案。
關(guān)鍵字：光電隔離 CAN總線轉(zhuǎn)換器 FPGA

借助MATLAB算法數(shù)學(xué)模型實現(xiàn)FPGA浮點定點轉(zhuǎn)換

當(dāng)創(chuàng)建一個 DSP 算法的數(shù)學(xué)模型時，MATLAB 是天然之選，且出于硬件考慮，可以無阻礙地使用。將一個算法轉(zhuǎn)換為在 FPGA 上實現(xiàn)的定點模型是一個復(fù)雜的、可從 AccelDSP Synthesis 綜合工具提供的自動化、加速和可視化功能中大大受益的過程。
關(guān)鍵字： DSP算法 matlab FPGA

FPGA最小系統(tǒng)之：實例1 在Altera的FPGA開發(fā)板上運行第一個FPGA程序

本節(jié)旨在通過給定的工程實例——“蜂鳴器播放梁祝音樂”來熟悉Altera Quartus II軟件的基本操作、設(shè)計、編譯及仿真流程。同時使用基于Altera FPGA的開發(fā)板將該實例進行下載驗證，完成工程設(shè)計的硬件實現(xiàn)，熟悉Altera FPGA開發(fā)板的使用及配置方式。
關(guān)鍵字： Cyclone Altera FPGA QuartusII FPGA最小系統(tǒng)

FPGA最小系統(tǒng)之：硬件系統(tǒng)的調(diào)試方法

隨著FPGA芯片的密度和性能不斷提高，調(diào)試的復(fù)雜程度也越來越高。BGA封裝的大量使用更增加了板子調(diào)試的難度。所以在調(diào)試FPGA電路時要遵循一定的原則和技巧，才能減少調(diào)試時間，避免誤操作損壞電路。
關(guān)鍵字： BGA封裝 ASRAM FPGA QuartusII FPGA最小系統(tǒng)

FPGA最小系統(tǒng)之：硬件系統(tǒng)的設(shè)計技巧

FPGA的硬件設(shè)計不同于DSP和ARM系統(tǒng)，比較靈活和自由。只要設(shè)計好專用管腳的電路，通用I/O的連接可以自己定義。因此，F(xiàn)PGA的電路設(shè)計中會有一些特殊的技巧可以參考。
關(guān)鍵字： EP1C6Q240 Altera EP1C12Q240 FPGA SDRAM FPGA最小系統(tǒng)

FPGA最小系統(tǒng)之：最小系統(tǒng)電路分析

FPGA的管腳主要包括：用戶I/O（User I/O）、配置管腳、電源、時鐘及特殊應(yīng)用管腳等。其中有些管腳可有多種用途，所以在設(shè)計FPGA電路之前，需要認(rèn)真的閱讀相應(yīng)FPGA的芯片手冊。
關(guān)鍵字： Cyclone Altera Flash FPGA CPLD SDRAM FPGA最小系統(tǒng)

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fpga 介紹

FPGA是英文Field－Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。 FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個新概念，內(nèi)部包括可 [ 查看詳細 ]