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IP Your Way——您提供規(guī)格，然后SmartDV為您生成定制IP

  • 無論是在出貨量巨大的消費電子市場，還是針對特定應用的細分芯片市場，差異化芯片設計帶來的定制化需求也在芯片設計行業(yè)中不斷凸顯，同時也成為了芯片設計企業(yè)實現(xiàn)更強競爭力和更高毛利的重要模式。所以，當您在為下一代SoC、ASIC或FPGA項目采購設計IP，或者尋求更適合的驗證解決方案（VIP），以便更快更好地完成您的芯片設計項目的時候，SmartDV都可以快速且可靠地在其多元化的產品組合之上進行IP定制，以滿足您期待的差異化設計需求。當大型IP供應商將其客戶鎖定在使用商品化的通用內核時，SmartDV就已經(jīng)提供了
  • 關鍵字： IP Your Way  SmartDV  定制IP  

大學觸覺實驗室引領觸覺技術研究前沿

  • 隨著TITAN Core的推出，TITAN Haptics泰坦觸覺在中國市場的融合步伐持續(xù)加快。觸覺技術正受到越來越多的關注，市場對該領域研究的需求也隨之增長。為此，中國多所頂尖高校積極開設相關課程，并設立專門實驗室，深入研究觸覺技術。這些學術舉措不僅推動了觸覺技術在機器人、虛擬現(xiàn)實、醫(yī)療技術等多個領域的應用開發(fā)，還為行業(yè)的技術創(chuàng)新與進步提供了有力支持。學術界對觸覺技術的高度重視正不斷催生新的突破，加速行業(yè)發(fā)展。泰坦觸覺亞太區(qū)銷售總監(jiān)李家麟先生表示：“許多卓越的創(chuàng)意都源于對好奇心的追求，或者一開始看似天馬
  • 關鍵字： 觸覺實驗室  觸覺  TITAN Core  TITAN Haptics  泰坦觸覺  

TITAN Haptics推出觸覺開發(fā)板——TITAN Core

  • TITAN Haptics 泰坦觸覺宣布推出其最新創(chuàng)新產品 —? TITAN Core，一款緊湊而強大的觸覺開發(fā)板，旨在簡化觸覺技術在消費電子產品中的集成。隨著消費者對更加沉浸式體驗的需求不斷增長，觸覺技術成為了關鍵推動因素。TITAN Core 專為中國的健康、游戲和 XR/VR 行業(yè)設計，提供了一個易于集成先進觸覺反饋的平臺，為消費電子產品帶來了更豐富、更沉浸的互動體驗，同時簡化開發(fā)過程，縮短產品上市時間。專為簡化觸覺原型開發(fā)而打造TITAN Core 尺寸為29.49毫米 x 20.32毫
  • 關鍵字： TITAN Haptics  TITAN Core  

智權半導體/SmartDV力助高速發(fā)展的中國RISC-V CPU IP廠商走上高質量發(fā)展之道

  • 進入2024年，全球RISC-V社群在技術和應用兩個方向上都在加快發(fā)展，中國國內的RISC-V CPU IP提供商也在內核性能和應用擴展方面取得突破。從幾周前在杭州舉行的2024年RISC-V中國峰會以及其他行業(yè)活動和廠商活動中，可以清楚地看到這一趨勢。作為全球領先的IP供應商，SmartDV也從其中國的客戶和志趣相投的RISC-V CPU IP供應商那里獲得了一些建議和垂詢，希望和我們建立伙伴關系攜手在AI時代共同推動芯片產業(yè)繼續(xù)高速發(fā)展。SmartDV也看到了這一新的浪潮。上一次在行業(yè)慶祝RISC-V
  • 關鍵字： 智權  SmartDV  RISC-V  CPU IP  

將ASIC IP核移植到FPGA上——如何確保性能與時序以完成充滿挑戰(zhàn)的任務！

  • 本系列文章從數(shù)字芯片設計項目技術總監(jiān)的角度出發(fā)，介紹了如何將芯片的產品定義與設計和驗證規(guī)劃進行結合，詳細講述了在FPGA上使用IP核來開發(fā)ASIC原型項目時，必須認真考慮的一些問題。文章從介紹使用預先定制功能即IP核的必要性開始，通過闡述開發(fā)ASIC原型設計時需要考慮到的IP核相關因素，用八個重要主題詳細分享了利用ASIC IP來在FPGA上開發(fā)原型驗證系統(tǒng)設計時需要考量的因素。在上篇文章中，我們分享了第二到第四主題，介紹了使用FPGA進行原型設計時需要立即想到哪些基本概念、在將專為ASIC技術而設計的I
  • 關鍵字： ASIC IP  FPGA  SmartDV  

新思科技推出業(yè)內首款獲得ISO/SAE 21434網(wǎng)絡安全合規(guī)認證的IP產品，加速汽車安全領域發(fā)展

  • 摘要：●? ?新思科技ARC HS4xFS處理器IP和新思科技IP開發(fā)流程均通過獨立審計機構SGS-T?V Saar的ISO/SAE 21434認證?！? ?獲得ISO/SAE 21434認證可應對不斷變化的網(wǎng)絡安全威脅，有助于在整個生命周期內為汽車系統(tǒng)提供長期的安全性與可靠性?！? ?經(jīng)過安全風險分析（SRA）認證的新思科技ARC HS4xFS處理器IP助力開發(fā)者能夠以安全的方式將IP集成到系統(tǒng)中，從而滿足ISO/SAE 21434要求?！?n
  • 關鍵字： 新思科技  ISO/SAE 21434  網(wǎng)絡安全合規(guī)認證  IP  汽車安全  

將ASIC IP核移植到FPGA上——更新概念并推動改變以完成充滿挑戰(zhàn)的任務!

  • 本系列文章從數(shù)字芯片設計項目技術總監(jiān)的角度出發(fā)，介紹了如何將芯片的產品定義與設計和驗證規(guī)劃進行結合，詳細講述了在FPGA上使用IP核來開發(fā)ASIC原型項目時，必須認真考慮的一些問題。文章從介紹使用預先定制功能即IP核的必要性開始，通過闡述開發(fā)ASIC原型設計時需要考慮到的IP核相關因素，用八個重要主題詳細分享了利用ASIC所用IP來在FPGA上開發(fā)原型驗證系統(tǒng)設計時需要考量的因素。在上篇文章中，我們介紹了將ASIC IP移植到FPGA原型平臺上的必要性，并對原型設計中各種考量因素進行了總體概述，分析開發(fā)A
  • 關鍵字： ASIC IP  FPGA  SmartDV  

燦芯半導體發(fā)布通用高性能小數(shù)分頻鎖相環(huán)IP及相關解決方案

  • 一站式定制芯片及IP供應商——燦芯半導體（上海）股份有限公司近日宣布成功研發(fā)出一款通用高性能小數(shù)分頻鎖相環(huán)（fractional-N PLL） IP，支持24bits高精度小數(shù)分頻，最高輸出頻率4.5Ghz，另外還支持擴頻時鐘（SSC）功能，可以為客戶提供多功能的小數(shù)分頻 PLL解決方案。PLL電路一般用于產生輸出頻率，輸出頻率值與PLL的參考輸入頻率呈倍數(shù)關系。小數(shù)分頻PLL通過頻率乘法比例的小數(shù)值，實現(xiàn)更精確的輸出頻率控制，從而提供更高精度和準確度的輸出頻率。SSC發(fā)生器是在一定頻率范圍內調制時鐘信號
  • 關鍵字： 燦芯半導體  小數(shù)分頻  鎖相環(huán)  IP  

IC設計倚重IP、ASIC趨勢成形

  • 半導體制程進入2奈米，擷發(fā)科技董事長楊健盟指出，IC設計難度陡增，未來硅智財、ASIC角色將更加吃重，協(xié)助IC設計以SoC方式因應AI新世代。楊健盟分析，過往IDM分拆晶圓代工之典范，將在IC設計上發(fā)生，AI時代IC設計大者恒大趨勢成形。 擷發(fā)科技已獲國際芯片大廠AI芯片外包訂單，楊健盟認為，現(xiàn)在芯片晶體管動輒百億個，考驗IC設計業(yè)者研發(fā)量能。大量采用基礎、接口IP使研發(fā)能力更能專注前段設計，海外大廠甚至將后段交由ASIC業(yè)者，未來倚重IP、ASIC趨勢只會更加明顯。中國臺灣半導體產業(yè)鏈在邏輯先進制程、先
  • 關鍵字： IC設計  IP  ASIC  

半導體知識產權市場規(guī)模將增長27.1億美元

  • 根據(jù)Technavio的報告，全球半導體知識產權（IP）市場規(guī)模預計將在2024年至2028年間增長27.1億美元。預計在預測期內，市場的復合年增長率（CAGR）將超過7.47%。復雜芯片設計和多核技術的使用推動了市場的增長，同時納米光子集成電路（ICs）的出現(xiàn)也是一大趨勢。然而，半導體IP的重復使用構成了一項挑戰(zhàn)。主要市場參與者包括Achronix Semiconductor Corp.、Advanced Micro Devices Inc.、Alphawave IP Group plc、Arm Ltd
  • 關鍵字： 半導體知識產權  IP  

Arm發(fā)布基于3nm芯片工藝的新CPU、GPU IP

  • 芯片設計公司Arm今日發(fā)布了針對旗艦智能手機的新一代CPU和GPU IP（設計方案）：Cortex-X925 CPU、Immortalis G925 GPU。新產品均使用了其最新的Armv9架構，基于臺積電3nm制程工藝方案，針對終端設備在AI應用上的性能進行設計優(yōu)化。此外還將提供軟件工具，讓開發(fā)人員更容易在采用Arm架構的芯片上運行生成式AI聊天機器人和其他AI代碼。預計搭載最新內核設計的手機將于2024年底上市。據(jù)官方介紹，新的CPU與GPU IP是目前旗下同類產品中性能最強的一代，新CPU性能提升3
  • 關鍵字： arm  CPU  GPU  IP  3nm  

西門子推出 Solido IP 驗證套件，為下一代 IC 設計提供端到端的芯片質量保證

  • ●? ?西門子集成的驗證套件能夠在整個IC設計周期內提供無縫的IP質量保證，為IP開發(fā)團隊提供完整的工作流程西門子數(shù)字化工業(yè)軟件日前推出 Solido? IP 驗證套件 (Solido IP Validation Suite)，這是一套完整的自動化簽核解決方案，可為包括標準單元、存儲器和 IP 模塊在內的設計知識產權 (IP) 提供質量保證。這一全新的解決方案提供完整的質量保證 (QA) 覆蓋范圍，涵蓋所有 IP 設計視圖和格式，還可提供 “版本到版本” 的 IP 認證，能夠提升完整芯
  • 關鍵字： 西門子  Solido IP  IC設計  IC 設計  

炬芯科技的智能手表SoC采用了芯原的2.5D GPU IP

  • 芯原股份近日宣布低功耗?AIoT?芯片設計廠商炬芯科技股份有限公司（炬芯科技，?股票代碼：688049.SH）在其高集成度的雙模藍牙智能手表SoC? ATS3085S和ATS3089系列中采用了芯原低功耗且功能豐富的2.5D圖形處理器（GPU）IP。?炬芯科技的智能手表SoC ATS3085S和ATS3089系列擁有卓越的圖形顯示性能，采用2D+2.5D雙GPU硬件加速配置，支持JPEG硬件解碼，具有高幀率、低功耗等特點。該系列SoC以其高集成度，可實現(xiàn)單
  • 關鍵字： 炬芯  智能手表  芯原  2.5D GPU IP  

一文把TCP/IP協(xié)議講絕了！

  • 本文整理了一些TCP/IP協(xié)議簇中需要必知必會的十大問題，既是面試高頻問題，又是程序員必備基礎素養(yǎng)。一、TCP/IP模型TCP/IP協(xié)議模型（Transmission Control Protocol/Internet Protocol），包含了一系列構成互聯(lián)網(wǎng)基礎的網(wǎng)絡協(xié)議，是Internet的核心協(xié)議。基于TCP/IP的參考模型將協(xié)議分成四個層次，它們分別是鏈路層、網(wǎng)絡層、傳輸層和應用層。下圖表示TCP/IP模型與OSI模型各層的對照關系。TCP/IP協(xié)議族按照層次由上到下，層層包裝。最上面的是應用層
  • 關鍵字： TCP  IP  協(xié)議  程序員  

銳成芯微亮相北京車展 發(fā)布應用于wBMS的藍牙RF IP

  • 25日，北京國際車展火熱開幕，銳成芯微攜旗下車規(guī)級IP亮相車展中國芯展區(qū)，并發(fā)布應用于wBMS（無線電池管理系統(tǒng)）的車規(guī)級藍牙RF IP。銳成芯微亮相2024北京車展中國芯展區(qū)（左）隨著電動汽車和新能源市場的快速發(fā)展，電池管理系統(tǒng)的需求也在不斷增加。無線電池管理系統(tǒng)（wBMS）作為提升電池性能、安全性和可靠性的關鍵技術之一，正逐漸成為汽車廠商、特別是頭部汽車廠商的關注焦點。而車規(guī)級藍牙RF IP作為wBMS中的重要組成部分，結合了藍牙的通信能力和RF IP的定位功能，為實現(xiàn)安全可靠的電池管理保駕護航。立足
  • 關鍵字： 銳成芯微  wBMS  藍牙RF  IP  
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ip-core介紹

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