FPGA設(shè)計(jì)應(yīng)用及優(yōu)化策略

1.FPGA設(shè)計(jì)層次分析

FPGA設(shè)計(jì)包括描述層次及描述領(lǐng)域兩方面內(nèi)容。通常設(shè)計(jì)描述分為6個(gè)抽象層次，從高到低依次為：系統(tǒng)層、算法層、寄存器傳輸層、邏輯層、電路層和版圖層。對(duì)每一層又分別有三種不同領(lǐng)域的描述：行為域描述、結(jié)構(gòu)域描述和物理域描述。

系統(tǒng)層是系統(tǒng)最高層次的抽象描述，針對(duì)于電子系統(tǒng)整體性能。算法層又稱為行為層，它是在系統(tǒng)級(jí)性能分析和結(jié)構(gòu)劃分后對(duì)每個(gè)模塊的功能描述。算法層所描述的功能、行為最終要用數(shù)字電路來實(shí)現(xiàn)。而數(shù)字電路本質(zhì)上可視為由寄存器和組合邏輯電路組成，其中寄存器負(fù)責(zé)信號(hào)存儲(chǔ)，組合邏輯電路負(fù)責(zé)信號(hào)傳輸。寄存器傳輸層描述正是從信號(hào)存儲(chǔ)、傳輸?shù)慕嵌热ッ枋稣麄€(gè)系統(tǒng)。寄存器和組合邏輯本質(zhì)上是由邏輯門構(gòu)成，邏輯層正是從邏輯門組合及連接角度去描述整個(gè)系統(tǒng)。

FPGA各個(gè)描述層次及綜合技術(shù)關(guān)系如圖1所示。傳統(tǒng)的綜合工具是將寄存器傳輸級(jí)(RTL)的描述轉(zhuǎn)化為門級(jí)描述。隨著以行為設(shè)計(jì)為主要標(biāo)志的新一代系統(tǒng)設(shè)計(jì)理論的不斷成熟，能夠?qū)⑾到y(tǒng)行為級(jí)描述轉(zhuǎn)化為RTL描述的高層次綜合技術(shù)不斷涌現(xiàn)。

作為現(xiàn)代集成電路設(shè)計(jì)的重點(diǎn)與熱點(diǎn)，F(xiàn)PGA設(shè)計(jì)一般采用自頂向下、由粗到細(xì)、逐步求精的方法。設(shè)計(jì)最頂層是指系統(tǒng)的整體要求，最下層是指具體的邏輯電路實(shí)現(xiàn)。自頂向下是將數(shù)字系統(tǒng)的整體逐步分解為各個(gè)子系統(tǒng)和模塊，若子系統(tǒng)規(guī)模較大則進(jìn)一步分解為更小的子系統(tǒng)和模塊，層層分解，直至整個(gè)系統(tǒng)中各子模塊關(guān)系合理、便于設(shè)計(jì)實(shí)現(xiàn)為止。

2.VHDL在FPGA設(shè)計(jì)中的應(yīng)用

集成電路設(shè)計(jì)規(guī)模及復(fù)雜度不斷增大，用傳統(tǒng)原理圖方法進(jìn)行系統(tǒng)級(jí)芯片設(shè)計(jì)已不能滿足設(shè)計(jì)要求，而硬件描述語(yǔ)言(HDL，Hardware Description Language)在進(jìn)行大規(guī)模數(shù)字系統(tǒng)設(shè)計(jì)時(shí)具有諸多優(yōu)勢(shì)，因此利用硬件描述語(yǔ)言進(jìn)行系統(tǒng)行為級(jí)設(shè)計(jì)已成為FPGA與ASIC設(shè)計(jì)的主流。目前最流行、最具代表性的硬件描述語(yǔ)言是美國(guó)國(guó)防部(DOD)開發(fā)的VHDL(VHSIC Hardware Description Language)和GDA(Gateway Design Automation)公司開發(fā)的Verilog HDL。

VHSIC代表Very High Speed Integrated Circuit，因此VHDL即甚高速集成電路硬件描述語(yǔ)言。VHDL語(yǔ)法嚴(yán)格，1987年即成為IEEE標(biāo)準(zhǔn)，即IEEE STD 1076-1987，1993年進(jìn)一步修訂成為IEEE STD 1076-1993。

VHDL作為IEEE標(biāo)準(zhǔn)，已得到眾多EDA公司支持，其主要優(yōu)點(diǎn)有：

● 描述能力強(qiáng)，支持系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和門級(jí)三個(gè)層次設(shè)計(jì);

● 可讀性好、移植性強(qiáng)，其源文件既是程序又是文檔，便于復(fù)用和交流;

● 支持自頂向下的設(shè)計(jì)和基于庫(kù)(Library-based)的設(shè)計(jì);

● 支持同步、異步及隨機(jī)電路的設(shè)計(jì);

● 與工藝無關(guān)，生命周期長(zhǎng)。

VHDL語(yǔ)言主要應(yīng)用在行為層和寄存器傳輸層，這兩層可充分發(fā)揮出VHDL面向高層的優(yōu)勢(shì)。利用VHDL實(shí)現(xiàn)數(shù)字電路的實(shí)質(zhì)是利用綜合工具將高層次描述轉(zhuǎn)化為低層次門級(jí)描述，其中綜合可分為三個(gè)層次：高層次綜合(High-Level Synthesis)、邏輯綜合(Logic Synthesis)和版圖綜合(Layout Synthesis)。