并行測試方案

雖然降低總COT受多個變數的影響，但實施多點測試和并行測試來改進吞吐率無疑是主要方法。最新一代ATE系統(tǒng)采用多端口體系結構，支持成組的和待測器件功能相匹配的測試儀資源結構。

實現上述目標的兩個主要功能是每端口定時發(fā)生器和每端口序列發(fā)生器，前者與測試芯核的頻率相匹配;后者可工作在不同測試模式并自動地執(zhí)行序列指令。每引腳多端口方案比上述方案更進一步，將ATE系統(tǒng)的數字和模擬兩種資源的粒度細分至每個引腳。測試典型SoC的必備的資源結構實例包括：用作通信處理器的DSP、存儲器，以及與模擬IF或RF前端接口的ADC和DAC。在本場合，數字引腳配置成掃描模式，用來測試DSP芯核(見圖2)。

ADC塊需要任意波形發(fā)生器(Arb)和數字通道，數字通道處于捕獲模式來采集與分析ADC的輸出。DAC則需要多個數字通道組成的端口，用數字源存儲器(DSM)或波形存儲器段以及波形數字化儀來測試。每個端口能自動地工作在不同的測試頻率，執(zhí)行不同的序列指令。

由于測試系統(tǒng)已在每個引腳基礎上進行分段，通過復制測試矢量的映象和每測試點使用的引腳上序列，應用軟件能自動地管理絕大部分多測試點的控制。

并發(fā)測試是多端口測試的擴充，讓這些芯核并行地進行測試。當然，器件中每個芯核應是ATE系統(tǒng)可獨立地訪問和控制的，能獨立工作的。將每個器件芯核串行測試的純序列流修改為多個器件芯核并行測試的序列流，能大大減少測試執(zhí)行時間(圖3)。

在大規(guī)模器件(如無線基帶SoC處理器)中，有無數個模擬芯核，并行地測試這些芯核需要大量的模擬資源。若按4個測試點，全并行、并發(fā)測試式計算，需提供28個數字化儀，這在當前的ATE系統(tǒng)中還難以實現。

一種新型模塊體系結構

測試當前消費品器件中使用的各種模擬芯核，需要高度并行，低開銷的解決方案。若在每個模塊中組合幾個模塊功能，能相應地減少每個模擬模塊的占用空間，這樣，就有更多的空間留給必需的數字模塊。一個內置8個獨立Arb或數字化儀單元的模塊具有靈活地配置的優(yōu)點：或只用作數字化儀單元，或是數字化義與Arb單元的組合。

降低消費類器件測試的COT不僅要解決ATE測試系統(tǒng)的并行測試方案，還要減少并行測試帶來的ATE開銷。多芯核是當前SoC消費類器件的主要特征，在對ATE硬件進行體系結構改進時同樣要考慮上面兩個因素，這樣才能得到最佳的測試解決方案。