modelsim仿真 文章 進入modelsim仿真技術社區(qū)
帶I2C接口的時鐘IP核設計與優(yōu)化
- 采用FPGA可編程邏輯器件和硬件描述語言Verilog實現(xiàn)了時鐘IP核數據傳輸、調時和鬧鈴等功能設計.在此基礎上,分析和討論IP核功能仿真和優(yōu)化的方法,并通過Modelsim仿真工具和Design Compile邏輯綜合優(yōu)化工具對設計進行仿真、綜合和優(yōu)化,證明了設計的可行性.
- 關鍵字： Verilog 時鐘IP核 Modelsim仿真
| 共1條 1/1 1 |
modelsim仿真介紹
您好，目前還沒有人創(chuàng)建詞條modelsim仿真!
歡迎您創(chuàng)建該詞條，闡述對modelsim仿真的理解，并與今后在此搜索modelsim仿真的朋友們分享。 創(chuàng)建詞條
歡迎您創(chuàng)建該詞條，闡述對modelsim仿真的理解，并與今后在此搜索modelsim仿真的朋友們分享。 創(chuàng)建詞條
關于我們 -
廣告服務 -
企業(yè)會員服務 -
網站地圖 -
聯(lián)系我們 -
征稿 -
友情鏈接 -
手機EEPW
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產品世界》雜志社 版權所有 北京東曉國際技術信息咨詢有限公司
京ICP備12027778號-2 北京市公安局備案：1101082052 京公網安備11010802012473
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產品世界》雜志社 版權所有 北京東曉國際技術信息咨詢有限公司
京ICP備12027778號-2 北京市公安局備案：1101082052 京公網安備11010802012473