7月30日消息，半導體IP廠商Alphawave Semi近日宣布，成功開發(fā)出了業(yè)界首個基于UCIe 標準的3nm Die-to-Die （D2D）多協(xié)議子系統(tǒng) IP ，并且支持臺積電的 Chip-on-Wafer-on-Substrate （CoWoS）先進封裝技術(shù)，為超大規(guī)模、高性能計算（HPC） 和人工智能 （AI） 等應用，提供了 8 Tbps/mm 的帶寬密度和 24 Gbps 的 D2D 數(shù)據(jù)傳輸速率。

據(jù)介紹，Alphawave提供的完整的 PHY 和控制器子系統(tǒng)IP是與臺積電合作開發(fā)的，采用了臺積電的 CoWoS 2.5D 硅中介層封裝，這一完全集成且高度可配置的子系統(tǒng)IP 提供了 8 Tbps/mm 的帶寬密度，并降低 I/O 復雜性、功耗和延遲。

該 IP 支持多種協(xié)議，包括Streaming、PCIe、CXL、AXI-4、AXI-S、CXS 和 CHI，可實現(xiàn)整個小芯片（Chiplet）生態(tài)系統(tǒng)的互操作性。它還集成了實時每通道運行狀況監(jiān)控，以增強穩(wěn)健性，并支持以 24 Gbps 的速度運行，以提供 D2D 連接所需的高帶寬。

Alphawave高級副總裁兼定制芯片和IP總經(jīng)理Mohit Gupta表示：“采用臺積電先進封裝成功實現(xiàn)了3nm 24 Gbps UCIe子系統(tǒng)的硅啟動，對Alphawave來說是一個重要的里程碑，凸顯了公司在利用臺積電3DFabric 生態(tài)系統(tǒng)提供頂級連接解決方案方面的專業(yè)知識?！?/p>

Gupta還表示，這些IP為“高性能連接解決方案樹立了新的標桿”。

Alphawave 的 UCIe 子系統(tǒng) IP 符合最新的 UCIe 規(guī)范 Rev 1.1，并包括全面的可測試性和de-bug功能，例如 JTAG、BIST、DFT 和已知良好裸片 （KGD） 功能。

值得一提的是，此次3nm UCIe 子系統(tǒng) IP 的發(fā)布，是繼 Alphawave 于 2 月推出首款采用標準封裝的 3nm 硅片，并于 6 月發(fā)布業(yè)界首款多協(xié)議小芯片之后推出的。在此之前， Alphawave還收購了OPenFive，以提供其小芯片設計和開發(fā)專業(yè)知識。

編輯：芯智訊-浪客劍