Cadence Encounter數(shù)字實現(xiàn)系統(tǒng)與Cadence光刻物理分析器

　　可降低風(fēng)險并縮短設(shè)計周期

　　全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ:CDNS) 今天宣布，設(shè)計服務(wù)公司創(chuàng)意電子(GUC)使用Cadence? Encounter?數(shù)字實現(xiàn)系統(tǒng)(EDI)和Cadence光刻物理分析器成功完成20納米系統(tǒng)級芯片(SoC)測試芯片流片。雙方工程師通過緊密合作，運用Cadence解決方案克服實施和可制造性設(shè)計(DFM)驗證挑戰(zhàn)，并最終完成設(shè)計。

　　在開發(fā)過程中，創(chuàng)意電子使用Cadence Encounter解決方案用于支持20納米布局布線流程所有的復(fù)雜步驟，包括雙圖形庫的制備、布局、時鐘樹綜合、保持固定、布線和布線后優(yōu)化。創(chuàng)意公司還使用Cadence Litho Physical Analyzer ( 光刻物理分析器)用于DFM驗證，將20納米工藝變化的不確定性變成可預(yù)見影響從而有助于縮短設(shè)計周期。

　　“我們選擇Cadence作為這項開發(fā)的合作伙伴是由于Cadence在高級節(jié)點方面具有被證實的經(jīng)驗，” 創(chuàng)意電子設(shè)計方法部總監(jiān)曾凱文先生表示。“臺積電工藝20納米SoC測試芯片的成功流片是雙方緊密合作和Cadence Encounter與DFM解決方案高性能表現(xiàn)的直接成果。”

　　“隨著客戶轉(zhuǎn)向20納米，他們正面臨新的挑戰(zhàn)，例如雙成形和工藝變化等都大大增加了風(fēng)險，”Cadence Silicon Realization集團(tuán)研發(fā)高級副總裁徐季平博士表示。“Cadence已在實施和DFM驗證工具方面解決了這些高級節(jié)點的挑戰(zhàn)。公司正與合作伙伴緊密協(xié)作來驗證這些新流程以降低風(fēng)險，使其更容易讓客戶胸有成竹轉(zhuǎn)向20納米制程節(jié)點。