O 引 言
隨著電子技術的飛速發(fā)展，在實際應用中數據高速傳輸有著越來越高的要求，鏈路口為數據傳送提供了高速、獨立的通信機制，得到廣泛應用。AD公司生產的TS201 DSP就具備這種端口。為了使不具備此接口的器件同樣也能通過鏈路口與TS201進行高速通信，引入FPGA進行設計。
FPGA器件因其集成度高、功能強大、現場可編程等優(yōu)點被廣泛應用于各種場合。通過在FPGA上參照鏈路口通信協(xié)議編寫VHDL程序，完成數據傳送方式的轉換，實現此接口與其他設備通信，以滿足系統(tǒng)的高速通信要求。
本文設計了一種基于Xilinx公司Virtex4系列的FPGA的128位并行數據與ADSP TS201的鏈路口通信方式。

l ADSP TS20l鏈路口協(xié)議
ADSP TS201有4個鏈路口均采用LVDS(Low
Voltage Differential Signaling)電路，每個鏈路口都是由4位雙向差分數據線和另外3個控制信號構成。接收控制信號包括：Lxclkinp／n，Lxacko，Lxbcmpi；發(fā)送控制信號包括：Lxclkoutp／n，Lxacki和Lxbcmpo。其中，Lxclkoutp／n和Lxclkinp／n用于描述輸出或輸入信號的時鐘，Lxacko和Lxacki則表示接收端發(fā)出的信號和發(fā)送端接收的信號表明是否可以繼續(xù)發(fā)送，Lxbcmpi和Lxbcmpo說明塊傳輸已經完成。鏈路口每個方向(Rx或Tx)均可通過1位或4位數據總線通信，發(fā)送端發(fā)送數據到外部設備，接收通端從外部設備獲取數據。這里主要討論4位數據總線通信模式的具體實現。
在鏈路口通訊協(xié)議的時序上采用一些通用規(guī)則，具體規(guī)則如下：
①第一個數據(1位或4位)必須在鏈路口時鐘(Lxclkoutp)的第一個上升沿發(fā)送。
②后一個數據(1位或4位)必須在鏈路口時鐘(Lxclkoutp)最后一個下降沿發(fā)送。
③當鏈路口停止收發(fā)后Lxclkoutp被置為低。
④每次至少傳送4個字(128位)。傳送需要用16個名車略口周期，如圖1所示。

當Lxacki被置為高，即接收緩沖是空的，發(fā)送通道被初始化，發(fā)送端可以繼續(xù)發(fā)送數據。如圖2所示，第一個數據在第一個Lxclkoutp上升沿有效，最后一個數據在最后一個鏈路口時鐘下降沿之前發(fā)送。當鏈路口停止時Lxclkoutp被置為低。
圖3表示當Lxacki被置為低時，說明接收端沒有準備好接收更多數據的情況。此時若仍有數據傳送，則會造成數據的丟失。
當發(fā)送數據長度可變時發(fā)送方用Lxbcmpo信號通告接收數據塊傳輸已完成。Lxbcmpo與接收端的Lxbcmpi輸入信號連接，當接收端識別該信息，就通知DMA通道數據塊傳送完畢。
Lxbcmpo信號通過在塊的最后4個字傳輸的第一個Lxclkout上升沿變低，指示塊傳輸完成。而在同一4個字的最后一個Lxclkout下降沿置位。若LTCTLx寄存器中的TBCMPE位被清除或當鏈路口傳輸由處理器核執(zhí)行，Lxbcmpo無效。