3 系統(tǒng)測試采用以產(chǎn)生頻率為20MHz 的高頻信號發(fā)生器，峰值為2.36Vpp 的正弦波作為模擬輸入。系統(tǒng)的測試采用SignalTapII來獲取兩路數(shù)據(jù)采樣數(shù)據(jù)，并且模擬轉(zhuǎn)后后存入到FIFO 中的數(shù)據(jù)和信號。采樣數(shù)據(jù)的模擬波形圖如圖5 所示。

從圖5 可以看出，由于兩路輸入的信號存在一定的增益和偏移誤差，從而導(dǎo)致所收集數(shù)據(jù)的信號增幅值之間，產(chǎn)生了不一致現(xiàn)象。采用快速傅里葉變化分析法，首先在輸入的輸入信號上采集N 個點(diǎn)做快速傅里葉變換，假設(shè)信號譜線在K 和N-K-1 之間，那么就可以得到信噪諧波比SINAD :

為避免信號頻譜泄露，要求波形的采樣率fs 和輸入信號頻率f0,滿足其f0=fs*M/N,其中M 為一個合適的正整數(shù)。

此方法可以進(jìn)行ADC 的有效位數(shù)的測試，實(shí)驗(yàn)ENOB,將其取6 次得到的平均結(jié)果約為6.2.后面還要將采集到的數(shù)據(jù)進(jìn)行進(jìn)一步的分析，來檢驗(yàn)通道間的不匹配對系統(tǒng)性能的影響。

4 結(jié)論

介紹了一種基于FPGA 基于FPGA 和USB2.0 的高精度數(shù)據(jù)采集系統(tǒng)，通過FPGA 對AD 的工作方式，進(jìn)行合理的配置，并充分利用其內(nèi)部自帶的邏輯資源，實(shí)現(xiàn)對數(shù)據(jù)的緩存，避免使用其他微處理器進(jìn)行的數(shù)據(jù)處理，本設(shè)計可以很好的減少芯片數(shù)和空間體積，更有利于FPGA 的發(fā)揮，具有簡單、靈活、功能多樣的特點(diǎn)。